EDA编码器译码器设计

1;Р dataout<='0';Р elseР if m<=8 thenР Р dataout<=datain;Р case m isР when 1 => din(6)<=dataout;Р when 2 => din(6)<=dataout;Р when 3 => din(5)<=dataout;Р when 4 => din(4)<=dataout;Р when 5 => din(3)<=dataout;Р when 6 => din(2)<=dataout;Р when 7 => din(1)<=dataout;Р when 8 => din(0)<=dataout;Р end case;Р Р Р m:=m+1;Р end if;Р Р end if; Р end if;Рend process u1;Рu2:process (clk)Рbegin Р if (clk'event and clk='1') then Р if enable1='1' thenР for i in 1 to 7 loop Р q2(i) <= q1(i-1) ;Р q1(i) <=q2(i-1) xor q0(i-1) ;Р q0(i) <=din(7-i) xor q2(i-1) ;Р end loop;Р rout(0)<=q0(7);Р rout(1)<=q1(7);Р rout(2)<=q2(7);Р q0(0)<=q0(7);Р q2(0)<=q2(7);Р q1(0)<=q1(7);Р end if;Р end if;Рend process u2;Р Рu3:process (clk)Рbegin Р if (clk'event and clk='1') thenР if enable2='1' then -- enable2 Р if (clr2='1') then