存储系统部分解答

区记录1024个字节,则需要12288 ÷1024字节= 12个扇区。由此可得如下地址格式:Р柱面(磁道)号盘面(磁头)号扇区号Р 14 6 5 4 3 0Р10、(11分)用16K × 1位的DRAM芯片构成64K × 8位的存贮器。要求:Р画出该寄存起组成的逻辑框图。Р设存贮器读/ 写周期均为0.5μs,CPU在1μs内至少要访存一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存贮单元刷新一遍,所需实际刷新时间是多少?Р解:(1)根据题意,存贮器总量为64KB,故地址线总需16位。现使用16K×1位的动态RAM芯片,共需32片。芯片本身地址线占14位,所以采用位并联与地址串联相结合的方法来组成整个存贮器,其组成逻辑框图如图B9.3,其中使用一片2 :4译码器。Р (2)根据已知条件,CPU在1μs内至少需要访存一次,所以整个存贮器的平均读/ 写周期与单个存贮器片的读/ 写周期相差不多,应采用异步刷新比较合理。Р对动态MOS存贮器来讲,两次刷新的最大时间间隔是2μs。RAM芯片读/ 写周期为0.5μs,Р假设16K ×1位的RAM芯片由128 × 128矩阵存贮元构成,刷新时只对128行进行异步方式刷新,则刷新间隔为2m / 128 = 15.6μs,可取刷新信号周期15μs。Р 图 B 9.3Р11、(11分)已知cache / 主存系统效率为85% ,平均访问时间为60ns,cache 比主存快4倍,求主存储器周期是多少?cache命中率是多少?Р解:因为:ta = tc / e 所以:tc = ta×e = 60×0.85 = 510ns (cache存取周期)Р tm = tc×r =510 ×4 = 204ns (主存存取周期)Р 因为:e = 1 / [r + (1 – r )H] Р 所以: H = 2.4 / 2.55 = 0.94