也不会出现上升沿。如果数据信号的上升沿超前于dclock的上升沿,鉴相器的Up输出变为高电平,而Down输出保持为低电平。这使得Рdclock的频率增大,结果是dclock和数据信号的上升沿变得更近。如果dclock信号的上升沿超前于数据信号的上升沿,Up输出保持为低电平,而Down的输出在dclock和数据信号相位相差的那段时间内变为高电平。Р图2.2 鉴频鉴相器电路图Р鉴频鉴相器的几个特性:Р(1) 做相位比较时,dclock和数据信号的上升沿必须都要出现。Р(2) dclock的脉冲宽度和数据信号的脉冲宽度不相关。Р(3) 鉴频鉴相器不会锁定在输入数据的谐波上。Р(4) 在环路锁定时,鉴频鉴相器的输出(Up和Down)都是逻辑低电平,消除了环路滤波器输出信号的波纹。Р鉴频鉴相器的两个输出信号(Up和Down)需要合并成一个输出信号来驱动环路滤波器。可以通过外接三态输出电路来实现,如图2.3所示。当两个输出信号Up和Down都为低电平时,M1管和M2管都截止,输出为高阻态。如果Up信号变为高电平,M2管导通,将输出上拉至VDD;而当Down信号为高电平时,输出会通过M1管被下拉至低电平。Р图2.3 鉴频鉴相器的三态输出Р2.3.2 鉴频鉴相器设计Р本次设计的输入参考频率为250MHz,分频器的分频比为2,因此,环路稳定以后压控振荡器振荡在125MHz,所以设计时采用鉴频鉴相器进行鉴相。下图2.4所示的PFD采用CMOS反相器和与非门来实现。Р图2.4 采用CMOS电路实现PFDР2.4 环路滤波器Р环路滤波器的作用非常大,选择好环路滤波器的参数可以避免DCRC振荡,也就是说,避免Vin VCO电压振荡,因为Vin VCO电压振荡会使VCO得输出频率发生偏移。如果环路滤波器的参数选择不当,DCRC环路的锁定时间可能会太长。图2.5所示为一环路滤波器:Р图2.5 环路滤波器
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